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Schon immer war es in der Elektronik wichtig, Zustände zu speichern. Logikgatter können Signale nur auswerten, speichern können sie sie nicht. Das können Flipflops. Sie sind also als Speicherzellen zu verstehen. Mit dem Begriff Speichern muss man hier vorsichtig umgehen. Zum Einen geht es nur darum, den Zustand 0 oder 1 zu speichern. Zum Anderen speichert das Flipflop nur so lange, wie es mit Betriebsspannung versorgt wird.
Was aber ist denn jetzt ein Flipflop? Fangen wir mit einem einfachen Beispiel an, dem RS-Flipflop.
Das RS bedeutet nichts Anderes als RESET-SET. Hier ist ein Schaltbild eines solchen Flipflops zu sehen:
Wie Sie sehen, ist das RS-Flipflop aus zwei verschalteten NAND-Gattern aufgebaut.
Zuerst zur generellen Funktion. Wenn der SET-Pin auf L (LOW) gelegt wird, führt der Ausgang Q den Pegel H. Der Ausgang Q- führt in diesem Falle L (LOW). Das liegt daran, dass Q- der invertierte Ausgang des Flipflops ist, d.h. er führt immer das invertierte Signal von Q. (Der Strich hinter dem Q beudetet genau dies. Eigentlich müsste der Strich dafür über dem Q zu finden sein, was der Zeichensatz am Computer aber nicht erlaubt.) Wenn nun der RESET-Pin auf L gelegt wird, wird der Speicher zurückgesetzt, d.h. auf den Zustand L gesetzt. Der Ausgang Q führt somit L, wobei Q- dann wiederum H führt.
Die Eingangszustände R = S = H sowie R = S = L sind unbedingt zu vermeiden, da sie zu undefinierten (bilateralen) Zuständen der Ausgangspins Q und Q- führen.
Dieses Flipflop findet übrigens im Lauflicht II Anwendung.
Dieses Flipflop stimmt in der Grundfunktionsweise mit dem RS-Flipflop überein. Der Unterschied ist jedoch, dass das getaktete RS-Flipflop einen zusätzlichen Takteingang (auch CLOCK genannt) besitzt. Die Pegeländerungen an den R-/S-Eingängen werden so nicht mehr direkt ausgeführt, sondern erst dann, wenn die CLOCK-Leitung auf H gesetzt wird. Die R-/S-Eingänge werden so also zu Vorbereitungseingängen.
Hier ist das Schaltbild dieses Flipflops zu sehen:
Dieses Flipflop wird auch Auffang-Flipflop genannt, was daran liegt, dass die Zustände an den R-/S-Eingängen erst beim Durchschalten der Clock-Leitung aufgefangen werden. Dieses Flipflop erleichtert es, in großen digitalen Systemen bestimmte Vorgänge vollkommen synchron ablaufen zu lassen.
Das große Problem, das das RS-Flipflop mit sich bringt, ist, dass bei Gleichheit der Pegel an R und S ein bilateraler Zustand eintrifft. R und S müssen sich immer unterscheiden, damit ein definiertes Ergebnis dabei herauskommt. Genau diese Schwäche greift das D-Flipflop auf; denn hier existiert nur ein Signaleingang D. Neben dem Signaleingang D existiert noch der Takteingang T, der die gleiche Funktion hat wie im getakteten RS-Flipflop. Hier zur Erklärung der Schaltplan des D-Flipflops:
Es gibt drei Untertypen des D-Flipflops:
Gegenüber dem D-Flipflop besitzt das JK-Flipflop vier Eingänge. Die J-/K-Eingänge (deren Buchstaben nichts mit ihrer Funktion zu tun haben) entsprechen in ihren Funktionen den R-/S-Eingängen des RS-Flipflops (wobei J = S und K = R). Der Takteingang (Funktion bekannt) ist in Gestalt des T-Eingangs vorhanden. Der zusätzliche nicht immer vorhandene Eingang ist der Reset-Eingang R. Liegt an diesem Eingang der Pegel L an, wird das Flipflop, ganz gleich, was an den anderen Eingängen passiert, vollkommen zurückgesetzt. Durch den internen Aufbau vermeidet auch das JK-Flipflop die Zustände R = S = H sowie R = S = L.
Die änderungen an den J-/K-Eingängen werden nur bei einer Flanke am Takteingang durchgeschaltet. Sollte J = K = H gelten, wird bei jeder Flanke vom Takteingang der Zustand der Ausgänge invertiert. Sollte J = K = L gelten, passiert - auch bei einer Flanke des Takteingangs - nichts.
Hier ist der interne Aufbau des JK-Flipflops zu sehen:
Das JK-Master-Slave-Flipflop besteht aus zwei getakteten RS-Flipflops, deren Takteingänge durch einen Inverter verbunden sind. Das vordere RS-Flipflop stellt dabei den Master (Herren) dar, das hintere RS-Flipflop stellt den Slave (Sklaven) dar. Zudem sind die Eingänge des vorderen RS-Flipflops mit Hilfe von zwei AND-Gattern zum JK-Eingang erweitert worden. Hier der Schaltplan:
Es existieren taktflanken- und taktzustandsgesteuerte JK-MS-Flipflops. Beim letzteren werden Potentialänderungen an den J/K-Eingängen bei T=HIGH direkt übernommen, was das Flipflop störanfälliger macht. Nicht so beim taktflankengesteuerten MS-Flipflop, dort werden Potentialänderungen nur bei positiven Flanken an die Ausgänge weitergeleitet; dies reduziert die Störanfälligkeit um ein Vielfaches. Bei negativen Flanken werden die J/K-Eingänge gesperrt und das Potential des Zwischenspeicher-RS-(Master-)Flipflops in das Hauptspeicher-RS-(Slave-)Flipflop übertragen.
Das T-Flipflop (nicht zu verwechseln mit dem D-Flipflop) wird auch als Trigger-Flipflop bezeichnet und entsteht, wenn die J/K-Eingänge des MS-Flipflops parallel geschaltet werden. Dies hat zur Folge, dass - sollte T = H gelten - die Ausgänge nur bei jeder zweiten Taktflanke auf H gesetzt werden. Daher dienen T-Flipflops auch als (binäre) Teiler durch 2 verwendet. Hier noch das Schaltbild des T-Flipflops (die Ähnlichkeit zum JK-MS-Flipflop ist unverkennbar):
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